イゼルローン日誌

・そんなこんなでスマホで国勢調査に協力しておく。昔は年収とか聞かれたような気がするけど、今はなんだかなな感じ。
・とりあえず、あれこれ下調べはできたのでザーッとSystemVerilogなソースを書きなぐってみる。
・思っていたよりストレスはないけど、テストベンチでちょっと手間取る。
sck = 1;
repeat(5) @(posedge CLK);
sck = 0;
とやって５クロック分1にするつもりなのに１クロックで戻ってしまう。いろいろ試したけど、結局
repeat(5) @(posedge CLK) begin
end
という具合にbegin〜endでくくってやるとうまくいった。
あとはverilatorだけど、こちらは相変わらずエラーの嵐。verilatorは構文チェックが厳しいな。

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