2026.05.15 12:29
とりあえず再開通
・いつも振り込みの目安にしている20日が来週半ばか。週明けだと忙しくなりそうなので、振り込み予約をしておく。
・いつものように立ち上げたらほら案の定のWindowsUpdate
・しばらく放置して落ち着いたのを見計らって振り込み実行。特に問題なし。
・というところで、昨日変更したものを実際に動かしてみる。
・とりあえず合成はそのままうまくいって、その後ホスト側・・・PC側のプログラムを使ってやるのだけど、デバイスがオープンできないよとと言ってエラー。何だったっけな。
・lsmodでドライバを見てもコンフリクトでも無さそうだしということでしばし悩んで思い出した。sudoしないと行けなかったんだよね。
・ということで、動かしたらうまくいったようだ。
・再開通というところだけど・・・・けど、なんかちょっと変。データは正しいけど・・・サイズが。
・今、FIFOサイズの4Kで止まるはずなんだけど、何故か8Kバイト送られる。なんだこれは。
2026.05.14 07:51
FIFO挙動不審かな
・改めてシミュレーション波形でチェックしているとFIFOの挙動でちょっと気になる点がでてきた。
・入出力を別々のクロックで動かしているのだけど、FIFO内部のデータ数の値(rdusedwやらwrusedwやら)の値とFullフラグやEmptyフラグの挙動がなんか変。
・Read側のFULLフラグが立っているのにデータ数はまだMAXまでいっていない。
・もちろん、書き込み動作側はFULLまで終わっている。動作としては
データ書き込み=>Write側がFULL=>Read側がFULL=>Read側のデータ数出力がMAX値
という感じ
・この状態でReadをし始めても一応カウント値はそれなりに動くし、一応データもちゃんと読めているけど気持ちが悪い。
・ということで、ちょっとディレイをかけてカウント値が落ち着いてからRead開始するように変更。
2026.05.13 07:29
FIFO16ビット化
・なんか回復力落ちてるな。
・とりあえず、シミュレーションである程度動いたので、FIFOを入出力とも8ビットから入力を16ビット化することに。
・一応gitでブランチを切っておいて、今あるIPを変更するより新規に作成したほうが良いかなということで、作成。
・IPを使っている側のビット幅などをちょっと手入れしてとりあえずチェックは通ったのでシミュレーション。
・とりあえず半二重のように、ホスト側からデータ送信したのをトリガにして、リード開始するようにしてみる。
・一番気になっているFIFOがフルになった後送信動作の挙動など確認していく。とりあえずうまくいっているかな。開始データは正しいし、終了データもそれなりっぽい。データ欠落などは無さそうだ。
2026.05.12 07:04
立ち仕事
・ちょっと坂道ウォーク&立ち仕事
・久しぶりということもあってか、結構気温の高い中を歩いたためか帰ってきてからどっと疲れが。
・ちょっとソースコード変更しかけていたのだけど、途中で行き倒れるように寝てしまった。
2026.05.11 11:26
シミュレーションはよしと
・手を加えているうちに要らなくなった信号やらロジックやらがでてきたので一旦整理。
・なんとなくうまくいったかなという感じがしたので、今度はテストベンチをちょっと書き換える。
・wait()文を使うことを覚えたので、テストベンチ側でテスト中のモジュールの出力信号を見て次に進むというのができる。
・ちょっとつまらないミスがあったりもしたけどなんとか乗り越えてシミュレーション。
・うむ・・・一応シミュレーション上ではデータ欠落などもなくうまくいったみたいだな。
2026.05.10 20:33
FT232H書き換え
・10日か・・・別に何があるわけでもないけどね
・というところで、FT232Hのインターフェース周りを少しコメントを入れ直しながら書き換え。しっかし、こいつらのタイミングチャートときたら・・・とブツブツと言いながらという感じ。
2026.05.09 21:04
MAX10のFIFO・・・ちょっとまずかったかな
・放置していたSystemVerilogのソースにコメント入れをやっているときに、ふと本当にFIFOの動作はこういう解釈でも良いのかなと思うところがあったので、ちょっとテスト用に別プロジェクトを起こしてシミュレーションしてみる。
・さすがにFIFO程度のシミュレーションモデルはバグっていないだろうという期待でちょっと動かしてみると、なんだか話が違う。
・改めてドキュメントを見るとなるほど、Write Full/Read Emptyのフラグはそのままで良いけど、Write Empty/Read Fullフラグは組み合わせロジックだからねという説明。
・まぁ、考えてみると、Write EmptyというとRead側が読み出し終えたときに立つわけだし、Read FullというのもWrite側がFullまで書き込んだ時点で立つというフラグなので、Read/Writeのクロックを独立させているとそういう作りになるのが当然か。
・と、考えていて嫌な香りがしてきた。
・とりあえず、安心材料が欲しいから、同期化しておこう。
2026.05.08 20:56
ご無沙汰IFTTT
・ちょっとブツの撮影。といっても、自分用なので良いのだけど。
・ふと思い出してIFTTTのサイトを訪れる。随分久しぶりで遊び方もわすれてきているけど、相変わらず対応するサービスの多いこと。
・PanasonicのMirAIeなんていうのがあったけど、聞き馴染みがないので検索するとインドで開発されたものだったのか。
・ところで東芝さんのは?と思ったけどやっぱり無いか。こういうのに食いつきが悪いんだよなぁといつも思う。
2026.05.07 20:40
時間軸が変な感じ
・なんだか時間軸が変な感じがしている。
・日誌で書いたことからあれもこれもやっているのに、なぜか1,2日しか経っていない。自分の中だけで時間がどんどん進むけど外の世界はそこまで動いていないという逆ウラシマ効果みたいな。
・というところで、ぼちぼちSystemVerilog。
2026.05.06 09:02
Qwen3-4Bもお試し
・Qwenとやらもそこそこな評判らしいので、Qwen3-4Bとやらもお試し(Q4_K_M)してみた。
・反応はそれなりに良いみたいだけど、ちょっと日本語表現をさせてみるとなんとなくおかしい。
・「こういう場面を表現して」といったら問答無用で成人向けなそっち方面表現に突っ走ってしまったり、条件を少し変えても同じものを出してきてしまったり。
・内部的に使っている言語(というのかな?)に変換して処理してから与えられた言語で結果を出力しているのだろうけど、この最初の変換過程で同じようなものになってしまうのだろうかな。
・あるいはいわゆる「蒸留」をやりすぎてその他の要素(蒸留というなら、フレーバーとでも言っておくか)が抜け落ちるとかいうことが起きているのかな?